Altera on esitellyt ensimmäiset testipiirinsä, jotka on valmistettu Intelin 14 nanometrin Tri-Gate -prosessissa. Kyse on merkkipaalu FPGA-piirien historiassa. Myös Intelin kannalta sopimusvalmistuksen laajeneminen ohjelmoitaviin piireihin on tärkeä askel.
Alteran mukaan toimiva testipiiri osoittaa, että Intelin prosessi tuo siruihin toivotun suorituskyvyn, alhaisen tehonkulutuksen ja tiheyden. Piirille oli istutettu yhtiön Stratix 10 -siruista tuttuja IP-lohkoja, kuten lähetinvastaanottimia, sekasignaaliosia sekä digitaalista logiikkaa.
Tri-Gate on Intelin oma versio 3d-transistorirakenteesta, johon puolijohteissa ollaan kovaa vauhtia siirtymässä. Ero muiden valmistajien suosimaan FinFET-rakenteeseen ei ole kovin dramaattinen. Molemmissa perinteinen tasomainen portti korvataan hyvin ohuella piievällä tai -sillalla (fin), jonka kolmella eri puolella hallitaan virtoja erillisillä hiloilla.
Uusi prosessi ja erityisesti IP:n istuttaminen uuteen transistorirakenteesen on aina iso riski, minkä takia Altera ja Intel ovat toteuttaneet varsin laajan testipiirien ohjelman. Useiden testitoteutusten jälkeen Altera nyt vahvistaa, että Tri-Gate tuo toimivasti ne edut, joihin sen alunperin uskottiin yltävän.
3d-transistorirakenteesta tulee monia etujaa FPGA-piireille. Tiheä prosessi mahdollistaa enemmän ohjelmoitavaa logiikkaa samassa tilassa ja nopeamman kellotaajuuden, mutta ennen kaikkea 3d-rakenne leikkaa merkittävästi tiheiden FPGA-piirien tehonkulutusta. Se on aina ollut muuten joustavan FPGA-piirin suurin kompastuskivi.
Alteran mukaan siirtyminen nykyisistä piireistä Tri-Gate-prosessissa valmistettuihin piireihin leikkaa tehonkulutusta jopa 70 prosenttia.
