Belgialainen mikroelektroniikan tutkimuskeskus IMEC on yhdessä EDA-talo Cadence Design Systemsin kanssa tehnyt todellisen läpimurron piirien valmistustekniikassa. EUV-litografialla ja perinteisellä 193 nanometrin immersiolitografialla sekä Cadencen työkaluilla saatiin piille maailman ensimmäinen 3 nanometrin testipiiri.
Testipiirinä oli yleinen 64-bittinen prosessoripiiri, joka valmistettiin standardeilla solukirjastoilla. TRIM-prosessilla piirin reitityksen välit saatiin kutistettua 21 nanometriin.
Projektissa käytetyt työkalut olivat Cadencen Innovus, jolla suunnittelu saadaan piille vietävään muotoon, sekä Genus, joka on RTL-synteesin ja fyysisen synteesi työkalu, joka tukee uusimpia, tiheitä FinFET-vaatimuksia. Genus parantaa RTL-synteesin tuottavuutta jopa 10-kertaisesti tämän hetken kaupallisiin RTL-synteesityökaluihin verrattuna.
IMEC ja Cadence saavuttivat edellisen merkkipaalun vuonna 2015 viedessään piille ensimmäisen 5 nanometrin piirin. Tutkijoiden mukaan 3 nanometrin testipiirin toteutus osoittaa, että mobiilipiireissä voidaan odottaa lähivuosina merkittäviä mullistuksia.
Osaltaan testipiiri myös jatkaa kuuluisan Mooren lain elinikää.
Kun suurteholaskennan (HPC) työkuormat monimutkaistuvat, generatiivinen tekoäly sulautuu yhä tiiviimmin moderneihin järjestelmiin ja lisää kehittyneiden muistiratkaisujen tarvetta. Vastatakseen näihin muuttuviin vaatimuksiin ala kehittää uuden sukupolven muistiarkkitehtuureja, jotka maksimoivat kaistanleveyden, minimoivat latenssin ja parantavat energiatehokkuutta.
